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电子入门常见问题解析
相关内容: 解析 常见问题 入门 电子
作为电子维修初学者,要想早日人门,必须掌握以下问题:
①学修理要购置什么样的电烙铁?电烙铁要买 20W 内热式的,它体积小巧、预热时间短,若买回来的烙铁是塑料线的,最好换成防火、防烫的花线,以保证安全。
②如何练习焊接技术?焊接技术看起来简单,其实焊好焊点并不是一件容易的事情,这种练习要一步一步来,先取一根细的多股导线,将它剪成十段,再将它们焊成一个圆圈。然后,在多股导线中抽出一根来,也将它们分成十段,也焊成一个圈。通过焊导线练习熟练后,再去焊元器件、电路板。
③为什么烙铁头上不粘锡?当烙铁烧死后就不能粘锡,这是因为烙铁长时间通电不用所致。此时,断开烙铁电源后用锉刀将烙铁头锉出紫铜色,然后给烙铁通电,待烙铁有些热后搪些松香,再搪些焊锡,使焊锡包住整个烙铁头部,即可使用。
④怎样的操作程序才能焊出合格的焊点?初学者往往认为焊接是学习中最简单的事,这是错误的,要引起足够的重视。严格按照焊接规程进行操作才能焊出合格的焊点。先要在焊接表面除去氧化层(可用刀片刮) ,再加松香后搪上锡,最后去焊接,对于每一个焊接表面都要进行上述处理,不作上述处理而直接去焊接时。焊出的焊点很可能是不合格的焊点。
⑤如何练习从电路板上拆下元器件?这种练习可以找一块坏收音机电路板,练习从电路板上将各元器件一一拆下,拆卸中要做到不烫坏电路板上的铜箔线路和元器件。
6)购置什么样的万用表比较好?万用表可以买几十元左右的,如MF78 型万用表,它设有交流电流、直流电流、交流电压、直流电压、电阻等 21 挡,还设有电平、电容、电感和晶体管直流参数四种附加参考量程。也可以买 100 多元的,如 MF47 型万用表,它设有直流电流、交流电压、直流电压、电阻等 26 挡,还设有电平、电容、电感和晶体管直流参数七种附加参考量程。
初学阶段不必买很好的万用表,一方面是不会操作容易损坏,另一方面是简易万用表已经够用。最好不要买数字式万用表。
⑦如何学会使用万用表?在一些初学者人门的书中均介绍万用表的使用方法,有些介绍元器件检测的书中内容更加接近实际,仅看这类使用说明书和书籍还是不行的,要采用边看边动手操作的学习方法,即根据书中的介绍,找一些元器件来,按照书中的操作步骤一步步进行,通过一两次的实际操作,会很快掌握万用表的使用。
8)初学时采取哪些措施能保护万用表?初学时对万用表的操作不熟悉,搞不好就会损坏万用表。为了尽可能地避免损坏万
用表,开始时应学习欧姆挡的使用,这一测量练习中就是操作错误也不会损坏万用表。待有了一些操作经验后,再去练习电压和电流测量功能,其中电流测量最容易损坏万用表。
⑨电子制作和维修中要注意哪些安全问题?对于初学者而言,由于不懂,胆子很大,盲目性也大,这时容易有触电危险,触电主要来自于 220 V 的交流市电,在操作中要养成单手操作的习惯,鞋子要绝缘良好。 220V 交流电主要来自电烙铁的外壳漏电和电源引线烫破、电源插座、交流供电的电器设备,要经常检查电
查阅全文... http://dz.28xl.com/7/24533/1.htm
手机的使用、维护与常见问题的处理之一
相关内容: 之一 处理 常见问题 维护 使用 手机
随着移动通信技术的不断发展,购买和使用手机的人也日益增多,但相当多的手机用户对如何正确使用手机和如何对手机进行维护检查尚不清楚。本文笔者归纳了一些有关手机使用和维护保养方面的知识,希望对手机用户能有所帮助。     一、使用GSM手机需注意的问题     1、哪些场合不能使用手机?     由于手机在使用时会发射和接收高频电磁波信号,有可能会对周围的重要通信网络、导航系统造成不良影响,而引发安全事故,因此在某些特定的场合下禁止使用手机,并要求将手机关闭。例如:在乘坐飞机时,在加油站、爆破工地、油库和弹药库附近、液化气和煤气站附近、化学工厂的易燃易爆车间均应关闭手机。     此外,手机发射的高频电磁波信号还可能会对周围灵敏度较高的精密电子仪器产生严重干扰,影响其正常工作,因此在医院和某些科研实验室时也应关闭手机。 在驾驶机动车的途中,也应暂停使用手机,以免影响交通安全。     2、使用手机时应注意哪些问题?     (1)使用手机时尽量长话短说,简明扼要。这样,既可减少占用无线信道的时间,又可减少通话费用。     (2)当一次电话呼叫失败后,要分析原因,若自己不在服务区域,则只能等回到服务区后再使用手机。若因系统忙、被叫占线或被叫关机等情况,则应稍候再拨。当听到有无线信道拥塞音时,则设置使用手机的自动再呼功能。     (3)注意了解把握城市电话号码升位及局号变更信息。这些信息通常由各地电信部门通过报纸、广播电台和电视台向广大客户发布。及时地掌握这些信息,不但可少拨打无效电话,而且可大大减少占用无线信道的时间。     (4)注意保密安全。因公众移动电话通信属民用无线通信,凡涉及党和国家机密的内容应禁用手机传递。     (5)通话时,不要触摸天线并避免身体触及天线,以避免受到电磁波辐射。     (6)要注意防止手机密码被盗。
查阅全文... http://dz.28xl.com/26/23514/1.htm
手机的使用、维护与常见问题的处理之二
相关内容: 之二 处理 常见问题 维护 使用 手机
二、手机的维护保养     (1)使用手机时应避免摔撞,并注意将手机及其部件放在小孩触摸不到的地方。切勿让孩童随意玩弄,以免损坏手机。     (2)避免让手机曝晒于烈日下或在雨中淋湿,若手机泡水或被雨淋,则尽快擦干外壳。严重进水时,切忌开机,以免烧坏内部零件,而应尽快送维修部门处理。     (3)注意保持手机干燥。雨水、湿气和液体含有矿物质,会腐蚀电路板。若手机长期闲置不用,则需作防潮处理。尤其是在天气多雨潮湿的季节,手机内一旦聚集水气将会对零件造成伤害。适度地使用您的手机,让手机内部产生一定的温度,这样累积的水蒸气就被蒸发。     (4)不要将手机存放在过热的地方。高温会缩短元器件的寿命,毁坏电池,也易使某些塑料部件变形。     (5)切勿使用可溶性清洗剂或含有化学成份的家用清洗剂擦洗手机,否则会损坏机壳。     (6)不要安装不合格的天线或改装零件。擅自安装不符合标准的天线或改动天线,将会损坏手机和影响通话质量。     (7)手机一旦出故障,应送交指定专业维修中心修理。切勿随便找非专业人员修理手机或自行修理,以免给您带来更多的经济损失。     (8)不要在火中销毁处理手机用的废旧电池,以免引起爆炸伤人。
查阅全文... http://dz.28xl.com/26/23512/1.htm
PCB电路版图设计的常见问题(九问)
相关内容: 九问 版图 常见问题 设计 电路
名称:PCB电路版图设计的常见问题(九问)
什么是零件封装,它和零件有什么区别?
(1)零件封装是指实际零件焊接到电路板时所指示的外观和焊点位置。
(2)零件封装只是零件的外观和焊点位置,纯粹的零件封装仅仅是空间的概念,因此不同的零件可以共用同一个零件封装;另一方面,同种零件也可以有不同的封装,如RES2代表电阻,它的封装形式有AXAIL0.4、AXAIL0.3、AXAIL0.6等等,所以在取用焊接零件时,不仅要知道零件名称还要知道零件的封装。
(3)零件的封装可以在设计电路图时指定,也可以在引进网络表时指定。设计电路图时,可以在零件属性对话框中的Footprint设置项内指定,也可以在引进网络表时也可以指定零件封装。
导线、飞线和网络有什么区别?
导线也称铜膜走线,简称导线,用于连接各个焊点,是印刷电路板最重要的部分,印刷电路板设计都是围绕如何布置导线来进行的。
与导线有关的另外一种线,常称之为飞线也称预拉线。飞线是在引入网络表后,系统根据规则生成的,用来指引布线的一种连线。
飞线与导线是有本质的区别的。飞线只是一种形式上的连线,它只是形式上表示出各个焊点间的连接关系,没有电气的连接意义。导线则是根据飞线指示的焊点间连接关系布置的,具有电气连接意义的连接线路。
网络和导线是有所不同的,网络上还包括焊点,因此在提到网络时不仅指导线而且还包括和导线相连的焊点。
内层和中间层有什么区别?
中间层和内层是两个容易混淆的概念。中间层是指用于布线的中间板层,该层中布的是导线;内层是指电源层或地线层,该层一般情况下不布线,它是由整片铜膜构成。
什么是内部网络表和外部网络表,两者有什么区别?
网络表有外部网络表和内部网络表之分。外部网络表指引入的网络表,即Sch或者其他原理图设计软件生成的原理图网络表;内部网络表是根据引入的外部网络表,经过修改后,被PCB系统内部用于布线的网络表。严格的来说,这两种网络表是完全不同的概念,但读者可以不必严格区分。
网络表管理器有什么作用?
答:第一,引入网络表,这种网络表的引入过程实际上是将原理图设计的数据加载到印刷电路板设计系统PCB的过程。PCB设计系统中数据的所有变化,都可以通过网络宏(Netlist Macro)来完成,系统通过比较、分析网络表文件和PCB系统的内部数据,自动产生网络宏。
第二,可以利用网络表管理器直接在PCB系统中编辑电路板各个组件间的连接关系,形成网络表。
什么是类,引入类的概念有什么好处?
所谓类就是指具有相同意义的单元组成的集合。PCB中类定义是对用户开放的,用户可以自己定义类的意义及类的组成。 PCB中引入类主要有两个作用:
(1)便于布线 F在电路板布线过程中,有些网络需要作特殊的处理,如一些重要的数据线为了避免电路板上其他组件的干扰,在布线时往往需要加大这些数据线和和其他组件间的安全间距。可以将这些数据线归成一个类,在设置自动布线安全间距规则时可以将这个类添加到规则中,并且适当加大安全间距,那么自动布线时,这个类中的所有数据线的安全间距都被加大;在电路板布线过程中,电源和接地线往往需要加粗,以确保连接的可靠性,可以将电源和接地线归为一类,在设置自动布线导线宽度(WidthConstraint)规则时,可以将这个类添加到规则中,并且适当加大导线宽度,那么自动布线时,这个类中的电源和接地线都会变宽。
(2)便于管理电路板组件 F对于一个大型的电路板,它上面有很多零件封装,还有成千上万条网络,很杂乱,利用类可以很方便的管理电路板。例如将电路板中的所有输入网络归类,在寻找某个输入网络时,只需在这个输入网络类里查找即可;也可以将电路板中的所有限压电阻归类,在寻找某个限压电阻时,只需在这个限压电阻类里查找即可。
如何将外加焊点加入到网络中?
可先将焊点加入到电路板中,然后双击焊点,打开焊点属性设置对话框,在Advaced中的Net项中选择合适的网络,即可完成焊点的放置。
内层分割有什么用处?
分割出来的内层可以用来连接一些重要的线路,即可以提高抗干扰能力也可以对重要的电路起保护作用。
敷铜有什么作用,应该注意些什么?
敷铜的主要作用是提高电路板的抗干扰能力,如果要对线路进行包导线或补泪滴,那么敷铜应该放在最后进行。
查阅全文... http://dz.28xl.com/30/21623/1.htm
NIOS II 开发常见问题
相关内容: NIOS 开发 常见问题
1. 怎样在TCL脚本分配管脚 source <pin_assign>.tcl 有点问题:
# source stratix_pin_assign.tcl
couldn't read file "stratix_pin_assign.tcl": no such file or directory
    答: From the Tools menu select Tcl s cripts, and then from the project folder choose the setup s cript for your particular development board, and click Run.
2.D:TESTios_sst60下载时出现错误:
Error: Can't configure device. Expected JTAG ID code 0x020010DD for device 1, but found JTAG ID code 0x020B40DD.
    答:SOPC所选器件和开发板上的不一致。
3.在NOIS II中Bulid例程hello_world都出现了错误,错误提示为:
gdrive/c/altera/kits/nios2/components/altera_nios2/HAL/src/alt_busy_sleep.c:68: error: parse error before '/' token等错误全部由alt_busy_sleep.c引起,都是关于括号不匹配的问题,而alt_busy_sleep.c是IDE中的一个默认程序。这个错误同样出现在D:TESTDE2Projectsoftwareios2 ,培训用的一个简单实验。
    答:找到system.h文件,里面有个关于系统时钟频率的设置项,应该是没有赋值,你手动赋值。比如你用50MHZ的时钟,就设成50000000。如果总是出现上述问题,可能和软件有关系,建议重新安装软件。注意quartus和NIOS安装版本一定要相同,不能混装。
4.这个错误是什么原因引起,把那个sdk_arm删除后,又提示另一个地方出错。
    答:运行NIOS II IDE,点Project->Clear,重新Builde,应该可以解决问题。
5.在SOPC中Generate出现如下错误是怎么回事? Error: Generator program for module 'epcs_controller' did NOT run successfully. 只要在SOPC中加入epcs_controller就会出现此错误,无法生成一个元件。
    答:可能和软件有关系,建议重新安装软件(这个问题是我刚学NIOS遇到的最头痛的一个问题,问题的原因是Quartus和Nios安装的版本不一致)。
6.在Nios II IDE中,怎样打开一个已经存在的工程?每次新建工程比较麻烦。
    答:指定一个Nios II IDE的工作目录,就打开了那个目录下存在的工程。另外,在Nios II中是可以建立多个工程的。
7.在Quartus II 中编译出现如下错误怎么办?
Error: Can't place pins assigned to pin location Pin_AE24 (IOC_X65_Y2_N2)
    答:按F1可以查看帮助,出现这样的错误的原因是:
CAUSE: You assigned two or more pins to the specified location, but the Fitter cannot place all the pins in that location.删除这个管脚即可。有一种比较简便的方法,就是在工程目录中找到一个后缀为QSF的管脚配置文件,查找Pin_AE24删除那行语句就行了。
8.如何在NIOS II IDE 下跟踪查看变量的定义或者函数的定义?
    答:按住CTRL键,鼠标移动到变量或者函数名的地方,就可以发现这些地方高亮显示,单击就可以进入到变量或者函数定义的地方。
9. 在count_binary.c有这样一段程序,它是如何操作的? unsigned int data = segments[hex & 15] | (segments[(hex >> 4) & 15] << 8)
    答:segments[hex & 15]显示个位0~F;(segments[(hex >> 4) & 15] << 8)显示十位数0~F,个位0~F,然后十位加一。
查阅全文... http://dz.28xl.com/21/20365/1.htm
Quartus II使用常见问题
相关内容: Quartus 常见问题 使用

    在Quartus II下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路.
    下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正,如果觉得好,请版主给点威望吧,谢谢
1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"
原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是

不能在时钟边沿变化的。其后果为导致结果不正确。
措施:编辑vector source file

2.Verilog HDL assignment warning at <location>: truncated value with size <number> to match size of target (<number>
原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数

3.All reachable assignments to data_out(10) assign '0', register removed by optimization
原因:经过综合器优化后,输出端口已经不起作用了

4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
原因:第9脚,空或接地或接上了电源
措施:有时候定义了输出端口,但输出端直接赋‘0’,便会被接地,赋‘1’接电源。如果你的设计中这些端口就是这样用的,那便可以不理会这些warning

5.Found pins functioning as undefined clocks and/or memory enables
原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的
         作用,比如flip-flop的clk管脚,而此管脚没有时钟约束,因此QuartusII把"clk"作为未定义的时钟。
措施:如果clk不是时钟,可以加"not clock"的约束;如果是,可以在clock setting当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修改:Assignments>Timing analysis settings...>Individual clocks...>...
注意在Applies to node中只用选择时钟引脚一项即可,required fmax一般比所要求频率高5%即可,无须太紧或太松。

6.Timing characteristics of device EPM570T144C5 are preliminary
原因:因为MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的,要等 Service Pack
措施:只影响 Quartus 的 Waveform

7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
措施:将setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF


8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因:违反了steup/hold时间,应该是后仿真,看看波形设置是否和时钟沿符合steup/hold时间
措施:在中间加个寄存器可能可以解决问题

9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay
原因:时钟抖动大于数据延时,当时钟很快,而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现
措施:setting-->timing Requirements&Options-->Default required fmax 改小一些,如改到50MHZ

10.Design contains <number> input pin(s) that do not drive logic
原因:输入引脚没有驱动逻辑(驱动其他引脚),所有的输入引脚需要有输入逻辑
措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.

11.Warning:Found clock high time violation at 8.9ns on node 'TEST3.CLK'
原因:FF中输入的PLS的保持时间过短
措施:在FF中设置较高的时钟频率

12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因:如果你用的 CPLD 只有一组全局时钟时,用全局时钟分频产生的另一个时钟在布线中当作信号处理,不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠,甚至每次布线产生的问题都不一样。
措施:如果用有两组以上全局时钟的 FPGA 芯片,可以把第二个全局时钟作为另一个时钟用,可以解决这个问题。

13.Critical Warning: Timing requirements were not met. See Report window for details.
原因:时序要求未满足,
措施:双击Compilation Report-->Time Analyzer-->红色部分(如clock setup:'clk'等)-->左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题或fmax设置问题

14.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因:这个时因为你的波形仿真文件( vector source file )中并没有把所有的输入信号(input pin)加进去, 对于每一个输入都需要有激励源的

15.Can't achieve minimum setup and hold requirement <text> along <number> path(s). See Report window for details.
原因:时序分析发现一定数量的路径违背了最小的建立和保持时间,与时钟歪斜有关,一般是由于多时钟引起的
措施:利用Compilation Report-->Time Analyzer-->红色部分(如clock hold:'clk'等),在slack中观察是hold time为负值还是setup time 为负值,然后在:Assignment-->Assignment Editor-->To中增加时钟名(from node finder),Assignment Name中增加和多时钟有关的Multicycle 和Multicycle Hold选项,如hold time为负,可使Multicycle hold的值>multicycle,如设为2和1。

16: Can't analyze file -- file E://quartusii/*/*.v is missing
原因:试图编译一个不存在的文件,该文件可能被改名或者删除了
措施:不管他,没什么影响

17.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因:因为你的波形仿真文件( vector source file )中并没有把所有的输入信号(input pin)加进去, 对于每一个输入都需要有激励源的

18.Error: Can't name logic function scfifo0 of instance "inst" -- function has same name as current design file
原因:模块的名字和project的名字重名了
措施:把两个名字之一改一下,一般改模块的名字

19.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0
原因:模块不是在本项目生成的,而是直接copy了别的项目的原理图和源程序而生成的,而不是用QUARTUS将文件添加进本项目
措施:无须理会,不影响使用

20.Timing characteristics of device <name> are preliminary
原因:目前版本的QuartusII只对该器件提供初步的时序特征分析
措施:如果坚持用目前的器件,无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。

21.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
原因:用analyze_latches_as_synchronous_elements setting可以让Quaruts II来分析同步锁存,但目前的器件不支持这个特性
措施:无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户:改变设计来消除锁存器,但实际其实无关紧要

22.Warning:Found xx output pins without output pin load capacitance assignment
原因:没有给输出管教指定负载电容
解决方法:该功能用于估算TCO和功耗,可以不理会,也可以在Assignment Editor中为相应的输出管脚指定负载电容,以消除警告


查阅全文... http://dz.28xl.com/21/20138/1.htm


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